VerilogHDL 数字设计与综合 实验报告 一位全减器 1.实验目的：
熟悉并练习Verilog语言的数据流级建模。
2.实验内容：
一位全减器输出D(差)，B(借位)逻辑表达式：
D = x’y’z + x’yz’ + xy’z’ + xyz; B = x’y + x’z + yz 3.实验结果：
a．Verilog源代码：
module min(D,B,z,x,y); output D,B; input x,y,z; assign D = ((~x) assign B = ((~x) endmodule module stimulus; reg x,y,z; wire D,B; min m1(D,B,z,x,y); initial x = 1 b0; always #40 x = ~x; initial y = 1 b0; always #20 y = ~y; initial z = 1 b0; always #10 z = ~z; initial #1600 $finish; initial $monitor($time,“outD=%d,outB=%d“,D,B); Endmodule b仿真截图：
4.实验结果分析及实验结论：
全减器输出逻辑D和B的表达式并不复杂，照样敲就是了，激励模块用到了ALWAYS语句，用次语句实现输入X,Y，Z值的多次翻转，从而完成所要求的各种逻辑情况。