SMIC家工艺的数字后端实现PR chipfinish写出来的带PG netlist如下图所示。我们可以看到标准单元没有VNW和VPW pin的逻辑连接关系。
前几天小编在社区星球上分享了T12nm ananke_core CPU低功耗设计项目的Calibre LVS案例，就是关于标准单元VPP和VBB的连接问题。
目前主流的工艺都是tapless的标准单元库，在PR flow中都需要按照foundary规定的间距来摆放tap cell。
物理验证Calibre LVS Debug案例之通过deleteEmptyModule解决LVS问题
有两种方式来加上VNW和VPW的逻辑连接关系。
1）通过derive pg把所有的VNW和VPW pin与VDD和VSS接起来
ICC2中使用connect_pg ,Innovus中使用globalNetConnection（前提是library库中关于这两个pin已经是pg pin属性，否则无法这步操作）。
数字IC后端实现之物理验证Calibre LVS常见错误案例解析
2）通过脚本来更改PR写出来的design netlist。
sed -i ‘/X.*_A9TR50 /s/$/VNW=VDD VPW=VSS/’ design_for_lvs.v
建立好VNW和VPW的逻辑连接后，我们按照正常的flow，把门级netlist转成spice格式的网表，格式可以是spi或者cdl。
v2lvs -v design_for_lvs.v -o design_for_lvs.spi
