hdlbits系列verilog解答（DFFR-带同步复位D触发器）-82

文章目录

• • 一、问题描述
  • 二、verilog源码
  • 三、仿真结果

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一、问题描述

本节学习如何创建具有高电平有效同步复位的 8 位D 触发器。所有 DFF 都应由 的 clk上升沿触发。

模块声明
module top_module (
input clk,
input reset, // Synchronous reset
input [7:0] d,
output [7:0] q
);

思路：
在8位D触发器基础上加上一个同步复位信号，将D触发器清零。由于复位信号也是在时钟上升沿才有效，所以称之为同步复位。相对应的也就有异步复位，顾名思义就是指此种复位信号与时钟信号没有关联性，当异步信号有效时无论时钟信号状态都会将D触发器进行复位或清零操作。

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二、verilog源码

module top_module (
    input clk,
    input reset,            // Synchronous res