**Error: (vsim-3170) Could not find '……simulation/modelsim/rtl_work.adder8_vhd_tst'.
问题描述
从我的电脑查看文件夹……simulation/modelsim/rtl_work，发现了h_adder_vhd_tst，确实没有adder8_vhd_tst文件。
但是生成的testbench确实是adder8.vht，配置testbench的时候也正确写了adder8_vhd_tst，不知道为什么会出现这种情况。
h_adder存在是因为使用全加器f_adder来构造8位加法器，而全加器又是在半加器h_adder的基础上建立的，所以工程中导入了h_adder.vhd文件。然而导入文件的时候也已经将adder8置顶了。
但是在仿真时文件夹中生成的却是h_adder_vhd_tst，有点费解。
解决办法：
重新建立工程，添加相关文件的时候注意将主文件置顶，然后按照正常步骤重新做一遍，问题解决。
文件夹……simulation/modelsim/rtl_work也正确生成了adder8_vhd_tst文件。
