首先是qadd.v
testbench文件:
用Synplify Pro综合后得到的RTL视图:
ActiveHDL的脚本文件:
ActiveHDL功能仿真波形图:
本文转载自:http://xilinx.eetrend.com/article/12723,如涉及侵权,请私信小编删除。
============华 丽 的 分 割 线============
想加入我们FPGA学习交流群吗?可以长按或扫描以下二维码,审核通过后我们邀请您加入。
这些微信群旨在打造一个提供给FPGA工程开发人员及兴趣爱好者(统称“FPGAer”)进行技术交流、答疑解惑和学习的平台。而且我们也将会通过网络举办FPGA技术讲座,分享相关研究文献。
了解更多FPGA知识可以长按或扫描以下二维码关注“FPGAer俱乐部”。