这几天在学习DRAM存储结构的基本知识，为了更好地理解DRAM结构的基本知识，仔细阅读了Memory Systems Cache, DRAM, Disk这本书中第十章节的内容，并翻译了所述内容。为了方便以后查阅，把所做笔记记录一下。
DRAM存储系统结构
前几章研究了DRAM设备的基本组成部分和信号问题，这些问题限制了数据在DRAM设备中的传输和后续的存储。在本章中，描述了DRAM存储系统的基本术语和构建块。利用前几章所述的构建块，本章将研究大型存储系统中多个DRAM设备的构造，组织和操作问题。本章包括术语和拓扑，以及各种类型的内存模块的组织结构。
10.1常规存储系统
在一个给定的DRAM设备中所包含的存储位数受到制造工艺技术、单元大小、阵列效率和缺陷单元重映射机制对提高产量的有效性的限制。 随着制造工艺技术按照摩尔定律的发展，给定DRAM设备中包含的存储位数每隔几年将翻一番。然而，按照摩尔定律发展的必然结果是西北太平洋地区和其他地区的软件公司编写的软件将会把可用的存储自动的扩展到给定的系统当中。因此，在任何给定的实例中，除了专业嵌入式系统外，单个DRAM设备中包含的存储位数将无法继续用作大多数计算平台的主存储器。
在过去的几十年中，DRAM设备的存储容量的增长速度与台式计算机，工作站和服务器的内存系统大小的增长速度大致相当。并行增长率决定了系统设计，因为在大多数计算平台中，多个DRAM设备必须连接在一起才能形成内存系统。在本章中，探讨了针对成本和性能问题而设计的不同多芯片DRAM存储系统的组织结构和不同的互联策略。
在图10.1中，多个DRAM设备相互连接在一起，形成一个由单个内存控制器管理的单个内存系统。在现代计算机系统中，一个或多个DRAM内存控制器（DMC）可以包含在处理器中，也可以集成到驻留在处理器之外的系统控制器中。不管DRAM内存控制器的位置如何，它的功能是接受对内存中给定地址的读和写请求，将请求转换为一个或多个命令给内存系统，按照适当的时间序列向DRAM设备发出这些命令，并从系统中的处理器或I/O设备中检索或存储数据。系统控制器的内部结构在另一章中进行了研究。本章重点介绍多设备存储系统中DRAM设备的组织结构。
10.2基本术语
将多个DRAM设备组织到一个内存系统中，可能会影响内存系统在系统存储容量、操作数据速率、访问延迟和可持续带宽特性方面的性能。因此，至关重要的是，详细检查将多个DRAM设备组织到更大的存储系统中的情况。然而，由于缺乏普遍接受的命名法，阻碍了对DRAM存储器系统组织的研究。在没有明确定义通用术语的情况下，技术文章和数据表在讨论DRAM存储系统结构时有时会成功引起混乱，而不是更清晰。在第一个例子中，系统控制器的数据表在同一页面的两个项目符号项中使用了单词bank来表示两种不同的含义。在此数据表中，一个项目编号表示系统控制器可以支持6个（DRAM设备的）bank。然而，同一数据表中的后面几个编号表示同一系统控制器可以支持具有4个bank的SDRAM设备。在第二个例子中，著名技术期刊上的一篇文章研究了当时来自英特尔的新i875P系统控制器，并讨论了系统控制器的性能优势，因为i875P系统控制器可以控制2个bank的DRAM设备（它可以控制两个完整的通道）。
在这两个示例中，单词bank被用来表示了三种不同的意思。 虽然在每种情况下都可以从上下文中推断出单词bank的含义，但该词的重载和重复使用给关于DRAM存储系统的讨论带来了不必要的混乱。在本节中，channel、rank、bank、row和column的使用都会被定义，本章和后续章节中的讨论将符合本章的使用。
10.2.1 channel（通道）
图10.2显示了三个不同的系统控制器，它们对DRAM内存系统的配置略有不同。在图10.2中，每个系统控制器都有一个DRAM存储控制器（DMC），每个DRAM内存控制器控制一个内存通道。在标记为典型系统控制器的示例中，系统控制器控制单个64位宽通道。在现代DRAM存储系统中，商品DRAM存储模块是标准化64位宽的数据总线，内存模块的64位数据总线宽度与典型的个人计算机系统控制器的数据总线宽度匹配。在标记为Inteli875P系统控制器的示例中，系统控制器连接到带有128位宽数据总线的DRAM的单通道。然而，由于商品DRAM模块具有64位范围的数据总线，i875P系统控制器需要匹配一对64位宽存储器模块才能与128位宽数据总线操作。i875P的配对内存模块配置规范通常被称为双通道配置规范。但是，由于只有一个内存控制器，而且由于两个内存模块都按锁定步骤操作，并通过128位宽的数据总线存储和检索数据，从逻辑上讲，配对内存模块配置是一个128位宽的单通道内存系统。此外，与SDRAM和DDRSD RAM内存系统类似，标准的直接RDRAM内存模块采用16位宽数据总线设计，以及使用直接RDRAM的高性能系统控制器， 例如Inteli850系统控制器，使用匹配的直接RDRAM内存模块对形成一个32位宽的通道，在内存的两个物理通道之间进行锁定操作。
与使用单个DRAM内存控制器来控制整个内存系统的系统控制器不同，图10.3显示Alpha EV7处理器和Intel i925x系统控制器均具有两个独立控制64位宽的数据总线的DRAM控制器。使用独立的DRAM内存控制器可以导致更高的可持续带宽特性，因为较窄的信道会导致每个缓存线请求更长的数据突发，而由DRAM访问协议决定的各种无效性可以得到更好的摊销。因此，较新的系统控制器通常设计有多个内存控制器，尽管增加了额外的模具成本。
具有一个DRAM内存控制器和DRAM设备的多个物理通道的现代内存系统，如图10.2所示是一种典型设计，通常被设计为物理通道相对于彼此按顺序执行。然而，单控制器多物理信道控制有两种变化。单控制器多物理通道配置的一个变化是，一些系统控制器，如Inteli875P系统控制器，允许在不同的物理信道中使用不匹配的成对的内存模块。在这种情况下，i875P系统控制器将以非对称模式运行并独立控制DRAM模块的物理通道。然而，由于只有一个DRAM内存控制器，不匹配内存模块的多个物理通道不能并发访问，并且只能在任何给定的情况下及时访问一个内存通道。在不对称配置中，最大系统带宽是单个物理信道的最大带宽。
单控制器多物理信道配置的第二个变化可以在高性能FPM DRAM存储器中看到，该系统是在可以使用给定的列访问命令突发多列数据的SDRAM型DRAM设备出现之前设计的。图10.4给出了SDRAM内存系统中列访问的示例时序图。图10.4显示了SDRAM设备能够返回单个数据的多列突发列访问命令。但是，FPM DRAM设备既不支持单次访问多突发功能也不支持流水线多列访问命令的能力。结果是FPM DRAM设备需要多个列访问来检索给定的缓存线访问的多列数据，不能以流水线的方式进行单个FPMD RAM设备的列访问。
为克服FPMD RAM设备的缺点而部署的一个解决方案是使用多个FPMD RAM通道以交错的方式工作。图10.4还展示了复杂的FPMD RAM控制器如何将多个列访问发送到不同的物理内存通道，使各列访问的数据连续出现在数据总线上。在此配置中，多个FPMD RAM通道能够在现代同步的可以在连续周期中突发多列数据的DRAM设备出现之前提供高性能工作站和服务器所需的持续吞吐量。
10.2.2 Rank（等级）
图10.5显示了一个由2级DRAM设备组成的内存系统。从本质上讲，存储等级是一个或多个响应给定的命令时按锁定步骤操作的DRAM设备的“bank”。然而，单词bank已经被用来描述DRAM设备中独立的DRAM阵列的数量。为了减少与重载命名相关的混淆，现在使用单词rank来表示一组DRAM设备，这些设备按照锁定步骤操作，以响应存储系统中给定的命令。
图10.5展示了典型DRAM存储系统拓扑中2级DRAM设备的配置。在典型的DRAM存储系统拓扑结构中，地址总线和命令总线连通内存系统中的每个DRAM设备，但是，宽数据总线被划分并连接到不同的DRAM设备。这种典型系统拓扑中的存储控制器使用芯片选择信号来选择DRAM设备的适当等级以响应给定命令的RAM设备。
在现代存储系统中，多个DRAM设备通常被组合在一起以提供给定内存系统所需的数据总线宽度和容量。 例如，需要18个DRAM设备，每个设备都有一个4位宽的数据总线，在给定的内存等级中形成一个72位宽的数据总线。 相比之下，不需要多大容量或数据总线宽度的嵌入式系统通常在每个内存等级中使用较少的设备——有时每个等级只使用一个设备。
10.2.3 Bank（块）
如前所述，单词bank被用来描述DRAM设备内部的一组独立的内存阵列，一组DRAM设备同时响应命令和不同的存储物理通道。 在这在本章中，“bank”一词仅用于表示一组DRAM设备内部的独立内存阵列。
图10.6显示了一个SDRAM设备具有4个bank的DRAM阵列。现代DRAM设备包含多个存储库，因此可以并行执行不同DRAM阵列的多个独立访问。在本设计中，每个存储bank都是一个独立的可以处于行访问周期的不同阶段的阵列。一些通用资源，如允许访问数据引脚的I/O门控，必须在不同的bank之间共享。但是，多bank体系结构允许对不同bank的读取请求等命令进行流水线处理。某些命令，如刷新命令，也可以并行参与多个bank。以这种方式，多个bank可以根据命令独立或并发执行。例如，给定DRAM设备中的多个bank可以彼此独立地**，但在给定的时间段内**发生的密集程度受到DRAM设备功率的限制。根据DRAM设备的设计，给定D RAM设备中的多个bank也可以并行预充电或刷新。
10.2.4 Row（行）
在DRAM设备中，行只是一组简单的存储单元，并行地响应行**命令而被**。在利用常规系统拓扑例如SDRAM，DDR SDRAM和DDR2 SDRAM的DRAM存储器系统中，通常在给定的存储器等级中并行连接多个DRAM设备。图10.7显示了如何使用DRAM设备并行连接以形成存储等级。以DRAM设备的等级连接的DRAM设备的效果是，行**命令按照锁定步骤执行将**给定存储等级的所有DRAM设备中相同的寻址行。这种排列方式意味着，从内存控制器的角度来看，行的大小仅仅是给定DRAM设备中行的大小乘以给定等级的DRAM设备的数目，其中DRAM行跨越给定内存等级的多个DRAM设备。
行也被称为DRAM页，因为行**命令本质上是将一页内存缓存在感应放大器上，直到DRAM存储控制器产生后续预充电指令。已经提出了各种方案来利用DRAM页的局部性。然而，在DRAM页使用局部性的一个问题是，DRAM页面的大小取决于DRAM设备和内存模块的配置，而不是处理器架构页的大小。
10.2.5 Column（列）
在DRAM内存系统中，一列数据为内存的最小可寻址存储单元。图10.8说明，在SDRAM和DDRx3SDRAM等内存系统中，具有类似于图10.5所示内存系统的拓扑结构，一列数据的大小与数据总线的宽度相同。在直接RDRAM设备中，列被定义为16字节的数据，每个读取命令从直接RDRAM设备的每个物理通道中获取一列长度为16字节的数据。
节拍只是数据总线上的数据转换。在SDRAM内存系统中，每个时钟周期有一个数据转换，因此每个时钟周期传输一个节拍的数据。在DDRxS DRAM内存系统中，每个时钟周期可以发生两次数据传输，因此在一个时钟周期中传输两次数据。节拍术语的使用避免了DDRxSD RAM设备中单词cycle的重载。
在DDRx SDRAM内存系统中，每个列访问命令根据编程突发长度获取多列数据。例如，在DDR2D RAM设备中，每个内存读取命令至少返回4列数据。返回4拍数据的最小突发长度的DDR2设备和返回8拍以上单列数据的直接RDRAM设备之间的区别是：DDR2设备接受特定列的地址，并根据DRAM设备的编程行为按不同顺序返回请求的列。通过这种方式，每一列都是可单独寻址的。相反，直接RDRAM设备不会在给定的突发内重新排序数据，并且从直接RDRAM设备的单个通道中传输16字节突发，并将其视为单列数据。
10.2.6内存系统组织：例子
图10.9所示有4个内存等级的DRAM内存系统，其中每个内存等级由4个并行连接的设备组成，每个设备内部包含4组DRAM阵列， 每个bank包含8192行，每行由512列数据组成。为了访问基于DRAM的存储系统中的数据，DRAM存储器控制器接受一个物理地址并将其分解为各自的地址指向特定通道，等级，和数据所在的bank，行和列。
虽然图10.9显示了一个统一组织的内存系统，但许多计算机系统的内存系统组织，特别是用户终端配置系统，通常可能是典型的非统一组织。 许多计算机系统中的DRAM存储系统组织通常是不统一的，这是因为大多数计算机系统的设计都允许用户终端通过插入和删除商品内存模块来升级内存系统的容量。为了支持通过用户终端更新存储容量，DRAM控制器的设计必须能够灵活地适应DRAM设备和模块的不同配置，用户终端可以将其放入计算机系统。这种支持是通过使用地址范围寄存器提供的，其功能将在关于内存控制器一章中单独介绍。
10.3内存模块
第一代计算机系统允许用户终端通过在系统板上提供socket（套接字）来增加存储容量，在系统板上可以插入更多的DRAM设备。在DRAM设备的价格相对于系统板上插槽的成本相当昂贵的时代，在系统板上使用插槽是有意义的。在这些早期的计算机系统中，系统板通常是用socket设计的，允许用户终端删除和插入通常包含在双列直插式封装（DIP）中的单个DRAM设备中。但是内存升级的过程是繁琐和困难的，因为DRAM设备必须单独移除并插入到每个socket中。并且DRAM设备上的引脚可能是弯曲的，但是在视觉上却不能被察觉。有些有缺陷的DRAM芯片很难被发现，而且大型内存系统的socket路由需要在系统板上占有较大的表面积。而且，这在物理上有可能将DRAM设备在插槽中放反。正确的位置和正确的方向取决于清楚的标签插槽，明确的标签设备，以及最终用户在将设备插入插座时要格外注意。解决与内存升级相关的问题的方法是创建和使用内存模块。
内存模块本质上是微型系统板，可以容纳许多DRAM设备。内存模块在模块接口处提供了一个抽象接口，以便不同的制造商可以为具有不同DRAM设备的给定计算机系统进行内存升级。 DRAM内存模块还降低了内存升级过程的复杂性。包含多个DRAM芯片的模块的内存升级可以快速和容易地插入并从模块socket中删除，而不是移除和插入单个DRAM芯片。第一代内存模块通常由专门创建的、系统专用的存储器模块组成，计算机制造商在特定的计算机系统中使用这些模块。多年来 存储模块已经具备了一定的复杂性，现在被指定为内存系统定义过程的一部分。
10.3.1单列直插式内存模块（SIMM）
在20世纪80年代末和90年代初，个人计算机行业第一次标准化使用30针SIMM，然后又转向了72针SIMM。SIMM或单列直插式内存模块，之所以这样称呼是因为以下事实：模块底部任一侧的接触电气相同。
30引脚的SIMM提供与数据总线上的8或9个信号的互连，以及系统板和DRAM设备之间的电源、接地、地址、命令和芯片选择信号线。72引脚的SIMM除了提供电源，接地，地址，命令和芯片选择信号线之外，还提供了数据总线上的32到36个信号的互连。通常，30引脚上的DRAM设备和1兆字节SIMM共同提供一个9位的奇偶校验保护数据总线接口给内存系统。上世纪80年代末的个人计算机系统通常使用四组匹配的30针SIMM来提供36位宽的内存接口，以支持内存控制器的奇偶校验。然后，随着个人计算机系统逐渐支持具有更广泛数据总线的内存系统，在20世纪90年代初，30引脚SIMM被72引脚SIMM所取代。
10.3.2双列直插式内存模块（DIMM）
在20世纪90年代后期，随着个人计算机行业从FPM/EDO DRAM向SDRAM过渡，72引脚的SIMM又被逐步淘汰，取而代之的是双列直插式内存模块（DIMM）。DIMM相比于SIMM存储体积较大，可以为内存系统提供64或72位宽的数据总线接口。SIMM和DIMM的区别在于DIMM两侧的触点在电气上是不同的。不同的电气连接允许来自于系统板的电信号密集路由通过连接器接口传送到存储模块。
通常，设计的商用DIMM台式机市场仅包含DRAM器件以及无源电阻器和电容器。这些DIMM不在从存储器控制器到DRAM设备的地址路径上缓冲，也不在DRAM设备和存储器控制器之间的数据路径上缓冲。因此，这些DIMM也称为无缓冲DIMM（UDIMM）。
10.3.3寄存器存储模块（RDIMM）
为了满足具有用户终端可配置内存系统的广泛不同的要求，需要将具有不同容量和定时特性的内存模块添加到UDIMM中。 例如，工作站和服务器通常需要比台式计算机系统更大的内存容量。与大存储容量内存模块相关的问题是，内存系统中的大量DRAM设备往往会重载各种多点通信总线。
通过在存储器模块的接口处使用缓冲地址和控制信号的寄存器，注册双列直插式内存模块（RDIMM）可以减轻大型存储器系统中大量DRAM设备的电气负载问题
图10.10所示已注册的存储器模块使用存储器模块接口上的寄存器来缓冲地址和控制信号。通过这种方式，寄存器大大减少了存储控制器直接驱动的电气负载的数量，并且将存储系统中相互连接的信号分为两个单独的部分：存储控制器和寄存器之间以及寄存器和DRAM设备之间。分段允许通过限制电负载的数量以及通过减小关键控制信号在存储系统的各个段中的路径长度来优化存储系统的时序特性。然而，使用内存模块上的注册锁存器的缺点是将地址和控制信号的缓冲延迟引入到了内存访问延迟中，并且在大型内存系统中确保信号完整性的成本是以所有内存事务的额外延迟来支付的。
10.3.4小型DIMM（SO-DIMM）
多年来，随着新一代DRAM设备的出现，内存模块设计变得越来越复杂。目前，不同的模块作为标准化的、多源的组件存在，终端用户可以购买这些组件，并合理地期望内存模块之间的兼容性不会有问题 由不同的模块制造商在不同的时间进行加工。
当前，存在不同的模块规范，这些规范是最终用户可以购买并合理期望不同模块制造商在不同时间制造的内存模块之间实现无故障兼容性。 为确保系统级的兼容性，在内存系统标准定义过程中指定了内存模块。更具体地，指定了不同类型的存储器模块，每种存储器模块针对不同的市场。 通常，UDIMM用于台式计算机，RDIMM用于工作站和服务器系统，而小型双列直插式内存模块（SO-DIMM）能够适应移动笔记本计算机的有限空间。图10.11显示了在精细球栅阵列（FBGA）封装中八个DDR2 SDRAM器件的标准化放置以及在200引脚的SO-DIMM上所需的串行终端电阻和去耦电容器。图10.11显示了SO-DIMM的轮廓并按照以下规格进行了标准化：30 mm * 67.6 mm。 SO-DIMM尺寸规格说明了：为了确保不同内存模块和系统板之间的系统级兼容性，SO-DIMM、UDIMM和RDIMM的机械和电气特性已经被仔细地定义。当前，DRAM设备制造商和计算机系统设计公司通过漫长而艰巨的标准制定过程来定义商用DRAM设备和存储器模块。
标准制定过程使DRAM制造商能够生产功能兼容的DRAM设备。标准制定过程还使存储模块制造商能够采用功能兼容的DRAM设备并构建彼此功能兼容的存储模块。最终，多级标准化能够使终端用户可以*地购买使用了不同DRAM制造商的DRAM设备的不同模块制造商的存储器模块，并且具有合理的无故障互操作性。当前，标准的商用DRAM设备和内存模块是由被称为JEDEC固态技术协会的行业组织指定。
最后，为了进一步减少不同DRAM器件与存储模块制造商之间实现无故障兼容性的问题，JEDEC为存储模块制造商提供了参考设计，其中包括存储模块原始卡规范，信号跟踪路由和材料清单。该参考设计还使存储器模块制造商能够最大限度地减少其在创建和验证内存模块设计的过程中花费的工程资源，从而降低了进入高质量内存模块制造的门槛，并提高了内存模块制造业务的竞争。
10.3.5内存模块的组织
现代DRAM存储器系统通常支持各种各样的存储器模块，以使终端用户可以灵活地选择和配置所需的存储器容量。由于DRAM设备的价格受到不可预测的商品市场的波动，因此在给定的情况下一个存储器模块组织的制造成本可能会比另一组织的制造成本低，而在不同的情况下，相反的情况可能是正确的。结果，支持不同配置存储模块的存储系统使终端用户可以灵活地购买和使用最经济的组织化存储模块。但是，在为终端用户提供灵活的存储系统配置时，存储系统设计工程师必须解决的一个问题是，这种灵活性能够转化为可以一次性放入内存系统的存储模块的大型组合。此外，对于给定的内存模块容量，通常存在多个组织，内存系统设计工程师不仅必须考虑不同容量的内存模块的不同组合，而且还要考虑不同组织在给定能力下的不同模块。
表10.1显示，一个128-MB内存模块可以由16个64-Mbit的DRAM设备、8个128-Mbit的DRAM设备或4个256-Mbit的DRAM设备组成。表10.1显示不同的内存模块组织不仅使用不同数量的DRAM设备，而且还向内存控制器提供不同数量的行和列。要访问内存模块上的内存，DRAM控制器必须识别并支持终端用户插入存储系统的存储模块的组织。在某些情况下，新一代DRAM设备能够使能存储模块组织，这种存储组织的存储控制器不是为了支持自然产生的兼容性而设计的。
10.3.6串行状态检测（SPD）
随着每一代新存储模块的复杂性的提高，存储模块也逐渐发展。 表10.1显示了DRAM存储器模块可以在同一存储模块上由多个DRAM设备rank组成，每个rank由多个DRAM设备组成，并且该存储模块可以具有不同数量的行和列。实际上，表10.1中没有显示的是，每个DRAM内存模块在最小tCAS、tRAS、tRCD和TRP延迟方面可能具有不同的最小定时特性。相反，DRAM模块的可变性增加了内存系统设计工程师必须处理的复杂性。
为了降低内存升级过程中的复杂性并消除其中的混乱，计算机行业采用的解决方案是将内存模块的配置信息存储在只读内存设备上，其内容可以由内存控制器作为系统初始化过程的一部分进行检索。通过这种方式，存储器控制器可以从存储器模块上的DRAM设备中获得访问数据所需的最优配置参数和定时参数。 图10.12显示了DIMM上一个小型闪存设备的映像。 小型只读存储设备被称为串行状态检测（SPD）设备，并且它可以存储不同内存模块之间可能存在的多种变化。表10.2显示了存储在DDR SDRAM内存模块的SPD中的一些参数和值。
10.4存储系统拓扑结构
在图10.13中，显示了一个内存系统，其中有16个DRAM设备连接到单个DRAM控制器。这16个DRAM设备被组织成4个独立的存储器rank。虽然16个DRAM设备都连接到了同一个DRAM控制器，但将不同数量的DRAM设备连接到了用于单向地址和命令总线，双向数据总线和单向片选线的不同网络。 在这种拓扑结构中，当发出命令时，地址和命令总线上的电信号将发送到内存系统中的16个DRAM设备，但是单独的片选信号会在单个rank中选择一组4个DRAM设备，以提供读取命令的数据或接收写入命令的数据。 在这种拓扑中，给定存储等级的每个DRAM设备也与不同存储级别中的三个其他DRAM设备一起连接到数据总线上。
内存系统拓扑决定了内存系统中的信号路径长度和电负载特性。 因此，现代高性能DRAM存储器系统的设计人员必须密切注意DRAM存储系统的拓扑和组织结构。然而，由于存储访问系统的不断变化，对于快速页面模式DRAM（FPM）、同步DRAM（SDRAM）和双数据速率SDRAM（DDR）内存系统，上述经典系统拓扑基本保持不变。此外，具有较少rank的经典拓扑结构将用于DDR2和DDR3内存系统。
10.4.1直接RDRAM系统拓扑
Direct RDRAM存储系统是一种具有与经典拓扑显着不同的拓扑结构的存储系统。在图10.14中，四个Direct RDRAM设备连接到一个单个Direct RDRAM存储器控制器。图10.14显示，在Direct RDRAM存储器系统中，DRAM设备连接到匹配良好的互连网络，其中时钟网络，数据总线和命令总线的路径长度均与设计相匹配。良好匹配的互连网络的好处是，通过这种设计，信号偏斜最小，并且与具有传统存储系统拓扑的存储系统相比，Direct RDRAM存储系统中的电信号传输速率可以提高到更高的频率。具有常规多级拓扑的现代DRAM系统也可以匹配Direct RDRAM的原始信令速率的内存系统。但是，缺点是必须将空闲周期设计到访问协议中，并专门用于系统级同步。结果，即使推向可比的数据速率，对于具有传统系统的多级DRAM存储系统的每个引脚的每个周期的传输数据而言，拓扑结构效率稍差。
Direct RDRAM存储系统通过使用新颖的系统拓扑，在每个引脚每个周期的数据传输方面实现了更高的效率。 但是，为了使系统拓扑结构具有更高的引脚数据传输率和更高的数据传输效率，直接RDRAM存储设备在设计上比使用传统存储系统拓扑结构的同类DRAM存储设备更为复杂。 在DRAM装置中复杂性直接导致成本增加。 因此，必须权衡Direct RDRAM存储系统的更高数据传输效率与相对较高的DRAM设备成本。
10.5小结
图10.15显示了DDR SDRAM等商用SDRAM变体设备和Direct RDRAM和XDR DRAM等高数据速率DRAM存储设备在原理上的差异。与SDRAM变体存储系统相似，直接RDRAM和XDR DRAM存储系统经过设计，可将数十个DRAM设备连接到单个DRAM控制器。 然而，为了实现高信令数据速率，直接RDRAM和XDR DRAM存储器系统依赖于存储器控制器和DRAM设备之间互连接口的重新设计。 在这些高数据速率DRAM器件中，更多的电路设计被放置在DRAM设备的引脚接口阻抗控制和信号驱动电流强度方面。