数字集成电路设计之加法器

时间:2024-04-09 20:07:56

基础知识

加法器是最常用的运算结构,因此加法器的优化在集成电路的优化就显得极为重要,有两种优化方法。1、逻辑层优化,重新安排一个布尔方程以得到一个速度较快或者说面积较小的电路。2、电路层优化,改变晶体管的尺寸或者电路的拓扑结构。对于一个二进制加法器来说,由二进制全加器的真值表可以得到他的布尔表达式。
简单全加器结构
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二进制全加器真值表
数字集成电路设计之加法器
这里说一下carry status,简单来说三个状态的区分取决于A、B的值
和(S)和进位(C0)布尔表达式:
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中间信号可以观察出来:
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逐位加法器

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上图是一个4为的逐位加法器,其中的关键路径就是指延时最长的路径,通常用关键路径来决定着一个电路的性能。因此有:t(adder)=(N-1)t(carry)+t(sum)
在实际复杂电路中,加法器的位数往往是64位或者128位,因此优化**t(carry)**更为重要。

全加器的电路设计

1、静态加法器
2、镜像加法器
3、传输门型加法器
4、曼彻斯特进位链加法器(有静态和动态之分)

静态互补CMOS加法器电路

原理:利用逻辑方程直接转变成CMOS电路,进行某些逻辑变换。
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这个电路总共需要28个晶体管,面积和速度都比较慢,产生这种现象的原因有以下几点:

  • 再进位产生于和产生电路之间堆叠着许多的PMOS管 。
  • C0信号的本征负载电容比较大。

对电路进行初步的优化:去除偶数级的反相器。
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优化原理:把一个全加器的所有输入反向,则它的说有所有输出也会反相。

镜像CMOS加法器设计

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优化原理:取消了进位反相门,PDN和PUN不再是对偶网络。
优化分析:

  • 该全加器单元需要24个晶体管,
  • NMOS和PMOS链完全对称,在产生的进位的电路的部分,最多有两个管子串联。

传输门型加法器

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共24个管子,最大的特点是它的和与进位输出具有相似的延时。

曼彻斯特进位链加法器

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动态实现,只用到进位传播和进位产生。
特点:

  • 采用动态逻辑降低复杂性和加快速度;
  • 预充电时所有中间节点被预充至VDD ,求值时有条件放电;
  • 进位链传输管只用N管,节点电容很小,为四个扩散电容;
  • 进位链的分布RC本质使传播延时与位数N的平方成正比,因此有必要插入缓冲器;

数字集成电路设计之加法器
静态实现,采用进位传播、进位消除、进位产生。
特点:

  • 不需要时钟、预充电,可异步工作,一旦给出运算数a,b进位链马上工作,由此可提高速度。
  • 采用CMOS , 可降低功耗。
  • 如进位链较长时,应在Ci,Ci-1… 回路上插入缓冲级。