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今天和大侠简单聊一聊FPGA设计中的上电复位，话不多说，上货。
在基于verilog的FPGA设计中，我们常常可以看到以下形式的进程：
信号rst_n用来对进程中所用变量的初始化，这个复位信号是十分重要的，如果没有复位，会导致一些寄存器的初始值变得未知，如果此时FPGA就开始工作的话，极易导致错误。
那么，这个复位信号来自何处？难道我们做好的系统，每次上电后都要手动按一下reset按钮么？
答案是否定的！这个复位信号其实是由特定的程序来产生的，系统每次上电，都会由该程序产生一个复位信号，从而避免了手动复位。
对比了多种方案，觉得只有这个程序比较简单实用，如下：
说明：
1.第一个进程用来延时，当上电后，延时100ms，以保证FPGA内部达到稳定状态；此时sys_rst_n始终为0，也就是系统时钟处于复位状态中；
2.当100ms延时结束后，sys_rst_n与系统时钟同步释放，即sys_rst_n拉高，复位结束，系统开始正常工作。
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