SystemVerilog——Polymorphism(多态)的理解

时间:2024-03-27 07:49:56

     SystemVerilog作为一门面向对象的语言,和其他面向对象的语言一样,特性就是:封装,继承,多态

     尝试着去理解多态,网上有说:多态指调用相同的名字和方法,得到的结果是不同的。(from java) 

在SV中,If an instance sends a stimulus to another instance, but does not have to be aware of which class the receiving instance belong to, we say that we have polymorphism.

从例子去理解:

SystemVerilog——Polymorphism(多态)的理解

        父类含有名为 compute_crc() 的函数,子类继承后还含有自己的 compute_crc()。有个函数 crc 需要传递的参数类型为Packet,并调用该类的 compute_crc() 函数。

注意 p2.crc = crc (p2); 该语句执行时,p2 为 MyPacket 类型,是 Packet 的子类,传递给crc() 函数,这样实际调用的是Packer中的那个 compute_crc()函数,所以最后一句话输出结果还是1。

SystemVerilog——Polymorphism(多态)的理解

 

避免多态性

     采用 virtual 声明

SystemVerilog——Polymorphism(多态)的理解

    看到class里面的两个function都是用 virtual 声明的,这样,最后一句语句p2调用的就是自己的 compute_crc()了,最终的结果如下:

SystemVerilog——Polymorphism(多态)的理解