Setup-User Preference-Path-Library设置路径主要设置psmpath和padpath
Psmpath设置不正确将导致加载器件失败
File-Import-Logic导入网表
若用Capture软件生成的选择Designentry CIS
勾选Create user-defined properties
单击Import Cadence
成功则导入了网表
PCB Designer：
画外框 Class Geometry SubClass Outline
X 0 0；选取一个点
Ix 5000；在x轴上增加5000；
Iy 5000；在y轴上增加5000；
Ix 5000 5000：在x轴上增加5000并且在y轴上增加5000；
用线画可以用Chafmer修改导角
若用矩形画则不能用。
Setup-Area可以设定哪些地方可绘制，哪些地方不可绘制。
放置元件 Place-Manually，或单击第二个-more options。
弹出导入的网表文件里的元件。
右端可以选择元件，根据不同的方式查找。
高级设置 选上Library。
中间是自动摆放软件。AutoHide是摆放元件时对话框自动隐藏。
Place-Quickplace打开快速放置功能
根据实际需求选择
Place by room 使用恰当可极大地节省精力。
Room 编辑：在capture中进行在文件夹右击可更改一个文件夹所有元件的ROOM，单击Edit ObjectProperties。
Filter by选择Cadence-Allegro
找到ROOM，右击，输入随意字符串，如ep3c25。
同样，在原理图双击元件也可找到ROOM栏编辑。注意：同一元件如U6A，U6B ROOM值需一样。
编辑好以后 单击dsn文件Tools-create Netlist生成网表文件。关闭Capture
PCB Designed重新导入网表，便能在Place by room中看到刚才设定的ROOM。
先画RoomOutline,SetUp-OutLIne-Room OutLine,最上面为模式，Room Name选择为哪个Roon画区域。
选Edit可重新编辑
画完后，Quickplace进行放置元件。
Capture 和 allegro交互布局，Options-Preferences-Miscellaneous 选择EnableIntertool Communication 便可以使能交互布局工具，allegro选择palce-manually 在capture中选中要摆放的元件，allegro中选中的元件会挂在鼠标上。Capture选中元件，allegro中将元件高亮，在allegro 中选择高亮命令，选中元件，capture会将原理图中所有相关部分高亮。在allegro选择高亮命令，capture和allegro将互相高亮网络。以上操作对两屏及以上用户相当方便
注意：工程不能有中文名！
AllegroPlace-Manually ，单击capture上的元件，鼠标移到allegro界面中，便有Footprint出现
在allegro中Display-HighLight，单击capture或allegro上的原件，便可定位到对方元件并高亮。Net高亮同理。
使用allegro进行电气约束，SetUp-Constraints-ConstraintManager或
左侧分别为电气约束，物理约束，间距约束，同网络间距约束等
选择部分Net 右键-Create-Bus可设置总线，同样可以设置差分对。
上部分是设置约束，下部分是应用设置
约束可以设置单端线阻抗，最大过孔数量，匹配过孔，最大最小延时，总长约束，差分对的约束等。在Electrical Constraint Set中右键->Create_>electricCSet可设置约束。然后在Net Routing中便可设置。
下图是差分对示意图
物理约束同理。