1．结构框图：
2．管脚功能描述
3．状态图：
Power on: 上电
Reset Procedure: 复位过程
Initialization: 初始化
ZQCL: 上电初始化后，用完成校准ZQ电阻。ZQCL会触发DRAM内部的校准引擎，
一旦校准完成，校准后的值会传递到DRAM的IO管脚上，并反映为输出驱动和ODT阻值。
ZQCS: 周期性的校准，能够跟随电压和温度的变化而变化。校准需要更短的时间窗口，
一次校准，可以有效的纠正最小0.5%的RON和RTT电阻。
Al：Additive latency.是用来在总线上保持命令或者数据的有效时间。
在ddr3允许直接操作读和写的操作过程中，AL是总线上的数据出现到进入器件内部的时间。
下图为DDR3标准所支持的时间操作。
Write Leveling:为了得到更好的信号完整性，DDR3存储模块采取了FLY_BY的拓扑结构，
来处理命令、地址、控制信号和时钟。FLY_BY的拓扑结构可以有效的减少stub的数量和他们的长度，
但是却会导致时钟和strobe信号在每个芯片上的flight time skew,这使得控制器（FPGA或者CPU）
很难以保持Tdqss ,tdss和tdsh这些时序。这样，ddr3支持write leveling这样一个特性，
来允许控制器来补偿倾斜（flight time skew）。存储器控制器能够用该特性和从DDR3反馈的数据调成DQS和CK之间的关系。
在这种调整中，存储器控制器可以对DQS信号可调整的延时，来与时钟信号的上升边沿对齐。
控制器不停对DQS进行延时，直到发现从0到1之间的跳变出现，然后DQS的延时通过这样的方式被建立起来了，由此可以保证tDQSS。
MRS: MODE Register Set, 模式寄存器设置。为了应用的灵活性，不同的功能、特征和模式等在四个在DDR3芯片上的Mode Register中，
通过编程来实现。模式寄存器MR没有缺省值，因此模式寄存器MR必须在上电或者复位后被完全初始化，
这样才能使得DDR可以正常工作。正常工作模式下，MR也可以被重新写入。模式寄存器的设置命令周期，
tMRD两次操作的最小时间，其具体时序图，如下图所示。模式寄存器，分为MR0、MR1、MR2和MR4。
MR0用来存储DDR3的不同操作模式的数据：包括突发长度、读取突发种类、CAS长度、测试模式、DLL复位等。
MR1用来存储是否使能DLL、输出驱动长度、Rtt_Nom、额外长度、写电平使能等。MR2用来存储控制更新的特性，
Rtt_WR阻抗，和CAS写长度。MR3用来控制MPR。
MPR: Multi-purpose register. 多用途寄存器。MPR的功能是读出一个预先设定的系统时序校准比特序列。
为了使能MPR功能，需要在MRS的寄存器MR3的A2位写1，并且在此之前需要将ddr3的所有bank处于idle状态；
一旦MPR被使能后，任何RD和RDA的命令都会被引入到MPR寄存器中，当MPR寄存器被使能后，
除非MPR被禁止（MR3的A2=0），否则就只有RD和RDA被允许。在MPR被使能的时候，RESET功能是被允许的。
Precharge Power Down: bank在in-progress命令后关闭
Active Power Down:bank在in-progress命令后依然打开
Idle：所有的bank必须预先充电，所有时序满足，DRAM的ODT电阻，RTT必须为高阻。
CWL:CAS write latency. 以时钟周期为单位，在内部写命令和第一位输入数据的时间延时，该单位始终为整数。
在操作过程中，所有的写延时WL被定义为AL（Additive Latency）+CWL。
Rtt: Dynamic ODT.DDR3引入的新特性。在特定的应用环境下为了更好的在数据总线上改善信号完整性，
不需要特定的MRS命令即可以改变终结强度（或者称为终端匹配）。在MR2中的A9和A10位设置了Rtt_WR。Ddr3中，
有两种RTT值是可以选择的，一种是RTT_Nom,另一种是RTT_WR;Rtt_Nom是在没有写命令的时候被选择的，
当有了写命令后，ODT就会变成Rtt_wr，当写命令结束后，又会回到Rtt_nom。也就是说，RTT在ODT使能后，出现，
当总线上没有数据的时候，采用的RTT值为RTT_nom;而当总线上有了数据后，要求此时的ODT的值为Rtt_wr。
具体的DDR3的ODT产生时序见图2。当ODT被使能后，必须要保持高电平ODTH4个时钟周期才可以有效；
如果写命令被放入寄存器并且ODT是高，那么ODT必须保持ODTH4或者ODTH8，这样ODT才可以有效。
ACT = ACTIVATE PREA = PRECHARGE ALL SRX = 自刷新推出
MPR = 多用处寄存器 READ = RD，RDS4，RDS8 WRITE=WR，WRS4，WRS8
MRS=模式寄存器集 READ AP=RDAP,RDAPS4,RDAPS8 WRITE=WRAP,WRAPS4,WRAPS8
PDE=掉电进入 REF=REFRESH ZQCL=ZQ LONG CALIBRATION
PDX=掉电推出 RESET=启动复位过程 ZACS=ZA SHORT CALIBTATION
PRE=预充电 SRE=自刷新进入
4、工作原理
在描述了上述的一些基本概念后，就可以对图1中的DDR3工作原理进行基本的描述了理解了。
首先，芯片进入上电，在上电最小为200us的平稳电平后，等待500usCKE使能，
在这段时间芯片内部开始状态初始化，该过程与外部时钟无关。在时钟使能信号前（cke），
必须保持最小10ns或者5个时钟周期，除此之外，还需要一个NOP命令或者Deselect命令出现在CKE的前面。
然后DDR3开始了ODT的过程，在复位和CKE有效之前，ODT始终为高阻。
在CKE为高后，等待tXPR(最小复位CKE时间)，然后开始从MRS中读取模式寄存器。
然后加载MR2、MR3的寄存器，来配置应用设置；然后使能DLL，并且对DLL复位。
接着便是启动ZQCL命令，来开始ZQ校准过程。等待校准结束后，DDR3就进入了可以正常操作的状态。
对于基本的配置过程，现在就可以结束了。下面，结合CH1的控制器FPGA,说明对DDR3相关的配置。
上表中MRS可以设置Mode寄存器值
以 上图为例CS#，RAS#，CAS#，WE#为L，L，H，H。则指令为Row/Bank Active；随后CS#拉高，command无效，
在第4个时钟周期这4个信号变为L，H，L，H，对照表格，指令为Read，经过几个时钟周期延迟，在3CLK后读数据。
5. 基本功能
DDR3 SDRAM是高速动态随机存取存储器，内部配置有8个BANK。DDR3 SDRAM使用8n预取结构，以获得高速操作。8n预取结构同接口组合起来以完成在I/O脚上每个时钟两个数据字的传输。DDR3 SDRAM的一个单次读或写操作由两部分组成：一是在内部DRAM核中进行的8n位宽四个时钟数据传输，另一个是在I/O脚上进行的两个对应n位宽、半时钟周期的数据传输。
对DDR3 SDRAM的读写操作是有方向性的突发操作，从一个选择的位置开始，突发长度是8或者是一个以编程序列的长度为4的Chopped突发方式。操作开始于Active命令，随后是一个Read/Write命令。Active命令同时并发含带地址位，以选择Bank和Row地址（BA0-BA2选择BANK、A0-A15选择Row）。而Read/Write命令并发含带突发操作的起始Column地址，并确定是否发布自动预充电命令（通过A10）和选择BC4或BL8模式（通过A12）（如果模式寄存器使能）。
在正常操作之前，DDR3 SDRAM必要以预先定义的方式上电和初始化。
引入DDR3内存的动因
目前DDR2尚未完全取代DDR内存，在目前的整机环境下，DDR2基本能够满足各类型计算机的应用需求，那么最新一代的DDR3相比DDR2具有哪些优势，使得包括Intel和AMD以及A-DATA在内的众多国际*厂商都致力于DDR3的开发与应用呢？
最主要的原因是，由于DDR2的数据传输频率发展到800MHz时，其内核工作频率已经达到了200MHz，因此，再向上提升较为困难，这就需要釆用新的技术来保证速度的可持续发展性。另外，也是由于速度提高的缘故，内存的地址/命令与控制总线需要有全新的拓朴结构，而且业界也要求内存要具有更低的能耗。
CPU厂商的DDR3内存攻略
Intel计划在明年年中为其芯片组加入DDR3内存的支持。Intel芯片组事业部总经理Malinowski说，到那时市场才能准备好接受DDR3内存。
Intel最新的965芯片组家族只支持DDR2，并放弃了对DDR的支持。
AMD方面则要积极得多，与当年对DDR2内存的暧昧形成鲜明对比，这显然与AM2平台CPU在DDR2内存下表现不尽如人意有关：要表现出AMD CPU从DDR平台迁移到DDR2平台的优势，其对DDR2内存频率提高的要求比Intel Core更甚，但现阶段以DDR2 533/667为主的内存市场，则让AM2 CPU更多地受制于DDR2内存的高时延而不是受益于DDR2内存的高频率。
AMD计划在下一代的K8L架构CPU中全面导入对DDR3内存的支持。在AMD的路线图看，K8L CPU将支持同时DDR2和DDR3内存，但很显然，DDR2内存不是AMD最好的选择，高频率、低时序的DDR3内存必然会是AMD积极开拓的对象。
同时，加大对DDR3内存的支持力度，也可以让AMD改善与Intel的竞争中的被动地位。
DDR3内存的发展
早在2002年6月28日，JEDEC就宣布开始开发DDR3内存标准，但从目 前的情况来看，DDR2才刚开始普及，DDR3标准更是连影也没见到。不过目前已经有众多厂商拿出了自己的DDR3解决方案，纷纷宣布成功开发出了 DDR3内存芯片，从中我们仿佛能感觉到DDR3临近的脚步。而从已经有芯片可以生产出来这一点来看，DDR3的标准设计工作也已经接近尾声。
半导体市场调查机构iSuppli预测DDR3内存将会在2008年替代DDR2成为市场上的主流产品，iSuppli认为在那个时候DDR3的市场份额将达到55%。不过，就具体的设计来看，DDR3与DDR2的基础架构并没有本质的不同。从某种角度讲，DDR3是为了解决DDR2发展所面临的限制而催生的产物。
由于DDR2内存的各种不足，制约了其进一步的广泛应用，DDR3内存的出现，正是为了解决DDR2内存出现的问题，具体有：
更高的外部数据传输率
更先进的地址/命令与控制总线的拓朴架构
在保证性能的同时将能耗进一步降低
为了满足这些要求，DDR3内存在DDR2内存的基础上所做的主要改进包括：
8bit预取设计，DDR2为4bit预取，这样DRAM内核的频率只有接口频率的1/8，DDR3-800的核心工作频率只有100MHz。
采用点对点的拓朴架构，减轻地址/命令与控制总线的负担。
采用100nm以下的生产工艺，将工作电压从1.8V降至1.5V，增加异步重置（Reset）与ZQ校准功能。
DDR3内存的封装
从规格来看，DDR3仍将沿用FBGA封装方式，故在生产上与DDR2内存区别不大。但是由设计的角度上来看，因DDR3的起跳工作频率在1066MHz，这在电路布局上将是一大挑战，特别是电磁干扰，因此也将反映到PCB上增加模块的成本。
预计在DDR3进入市场初期，其价格将是一大阻碍，而随着逐步的普及，产量的提升才能进一步降低成本。
DDR3内存的技术改进
那么，从技术看，DDR3内存与目前主流的DDR2内存相比，其特点体现在哪些方面呢？我们首先介绍DDR3内存针对DDR2中存在的不足的改进
逻辑Bank数量
DDR2 SDRAM中有4Bank和8Bank的设计，目的就是为了应对未来大容量芯片的需求。而DDR3很可能将从2Gb容量起步，因此起始的逻辑Bank就是8个，另外还为未来的16个逻辑Bank做好了准备。
封装（Packages）
DDR3由于新增了一些功能，所以在引脚方面会有所增加，8bit芯片采用78球FBGA封装，16bit芯片采用96球FBGA封装，而DDR2则有60/68/84球FBGA封装三种规格。并且DDR3必须是绿色封装，不能含有任何有害物质。
突发长度（BL，Burst Length）
由于DDR3的预取为8bit，所以突发传输周期（BL，Burst Length）也固定为8，而对于DDR2和早期的DDR架构的系统，BL=4也是常用的，DDR3为此增加了一个4-bit Burst Chop（突发突变）模式，即由一个BL=4的读取操作加上一个BL=4的写入操作来合成一个BL=8的数据突发传输，届时可通过A12地址线来控制这一突发模式。而且需要指出的是，任何突发中断操作都将在DDR3内存中予以禁止，且不予支持，取而代之的是更灵活的突发传输控制（如4bit顺序突发）。
寻址时序（Timing）
就像DDR2从DDR转变而来后延迟周期数增加一样，DDR3的CL周期也将比DDR2有所提高。DDR2的CL范围一般在2至5之间，而DDR3则在5至11之间，且附加延迟（AL）的设计也有所变化。DDR2时AL的范围是0至4，而DDR3时AL有三种选项，分别是0、CL-1和CL-2。另外，DDR3还新增加了一个时序参数——写入延迟（CWD），这一参数将根据具体的工作频率而定。
DDR3内存的新增功能
如果上一部分介绍的DDR3内存对DDR2内存的改进更多的是某种程度上的修正或简单提高的话，DDR3内存还有部分DDR2内存所不具备的功能，正是这些，让DDR3内存的表现有了根本性的提高
重置（Reset）
重置是DDR3新增的一项重要功能，并为此专门准备了一个引脚。DRAM业界已经很早以前就要求增这一功能，如今终于在DDR3身上实现。这一引脚将使DDR3的初始化处理变得简单。当Reset命令有效时，DDR3内存将停止所有的操作，并切换至最少量活动的状态，以节约电力。在Reset期间，DDR3内存将关闭内在的大部分功能，所以有数据接收与发送器都将关闭。所有内部的程序装置将复位，DLL（延迟锁相环路）与时钟电路将停止工作，而且不理睬数据总线上的任何动静。这样一来，将使DDR3达到最节省电力的目的。
ZQ校准
ZQ也是一个新增的脚，在这个引脚上接有一个240欧姆的低公差参考电阻。这 个引脚通过一个命令集，通过片上校准引擎（ODCE，On-Die Calibration Engine）来自动校验数据输出驱动器导通电阻与ODT的终结电阻值。当系统发出这一指令之后，将用相应的时钟周期（在加电与初始化之后用512个时钟 周期，在退出自刷新操作后用256时钟周期、在其他情况下用64个时钟周期）对导通电阻和ODT电阻进行重新校准。
参考电压分成两个
对于内存系统工作非常重要的参考电压信号VREF，在DDR3系统中将分为两个信号。一个是为命令与地址信号服务的VREFCA，另一为数据总线服务的VREFDQ，它将有效的提高系统数据总线的信噪等级。
根据温度自动自刷新（SRT，Self-Refresh Temperature）
为了保证所保存的数据不丢失，DRAM必须定时进行刷新，DDR3也不例外。不过，为了最大的节省电力，DDR3采用了一种新型的自动自刷新设计（ASR，Automatic Self-Refresh）。当开始ASR之后，将通过一个内置于DRAM芯片的温度传感器来控制刷新的频率，因为刷新频率高的话，消电就大，温度也随之升高。而温度传感器则在保证数据不丢失的情况下，尽量减少刷新频率，降低工作温度。不过DDR3的ASR是可选设计， 并不见得市场上的DDR3内存都支持这一功能，因此还有一个附加的功能就是自刷新温度范围（SRT，Self-Refresh Temperature）。通过模式寄存器，可以选择两个温度范围，一个是普通的的温度范围（例如0℃至85℃），另一个是扩展温度范围，比如最高到 95℃。对于DRAM内部设定的这两种温度范围，DRAM将以恒定的频率和电流进行刷新操作。
局部自刷新（RASR，Partial Array Self-Refresh）
这是DDR3的一个可选项，通过这一功能，DDR3内存芯片可以只刷新部分逻辑Bank，而不是全部刷新，从而最大限度的减少因自刷新产生的电力消耗。这一点与移动型内存（Mobile DRAM）的设计很相似。
点对点连接（P2P，Point-to-Point）
这是为了提高系统性能而进行了重要改动，也是与DDR2系统的一个关键区别。在DDR3系统中，一个内存控制器将只与一个内存通道打交道，而且这个内存通道只能一个插槽。因此内存控制器与DDR3内存模组之间是点对点（P2P，Point-to-Point）的关系（单物理Bank的模组），或者是点对双点（P22P，Point-to-two-Point）的关系（双物理Bank的模组），从而大大减轻了地址/命令/控制与数据总线的负载。 而在内存模组方面，与DDR2的类别相类似，也有标准DIMM（台式PC）、SO-DIMM/Micro-DIMM（笔记本电脑）、FB-DIMM2（服 务器）之分，其中第二代FB-DIMM将采用规格更高的AMB2（高级内存缓冲器）。不过目前有关DDR3内存模组的标准制定工作刚开始，引脚设计还没有 最终确定。
此外，DDR3还在功耗管理，多用途寄存器方面有不少新的设计。
