一、组合逻辑电路
1.定义
- 如果逻辑电路的输出状态仅和当时的输入状态有关，而与过去的输入状态无关，称这种逻辑电路为组合逻辑电路
2.常用的器件
①三态电路
- 用途:一种重要的总线接口电路
- 三态：
- 正常0态:输出阻抗很低，又称低阻0态
- 正常1态:输出抗阻很低，又称低阻1态
- 高阻态Z:输出呈高阻，可以看作“断开”
- 功能表及逻辑图：
- 应用实例：
- 若干个三态门共同驱动总线是最常见的应用。不能同时和总线“接通”，否则扰乱总线的正常工作
- 为可靠起见，三态电路由正常态转变为高阻态的过程总是快于高阻态向正常态的转变的
②异或门
- 功能表及逻辑图：
- 应用：
- 原码/反码输出电路：
- 异或门一个输入端作控制端，另一个输入端作数码输入端
- 由功能表得：当控制端为 1 时，输出为输入的反码；当控制端为 0 时，输出为输入的原码
- 例：
- 半加器：
- 不考虑进位输入的加法器
- 当两数码 Ai、Bi，做算术加(称半加)；只要把 Ai 、Bi加在异或门的输入端，由异或门功能表可知，输出Yi即为半加和
- 例：
- 数码比较器：
- 数码 Ai、Bi; 加在异或门输入端，由其功能表可知：当 Ai=Bi，则 Yi=0 ; 当 Ai！=Bi， 则Yi= 1
- 例：
- 奇偶检测电路：
- 图 2. 8 是八位奇偶检测电路，当 A0-7包含奇数个 1 时， F = 1；当 A0-7 包含偶数个 1 时，F = 0
- 原码/反码输出电路：
③加法器
-
半加器
-
全加器：
- 考虑进位输入的加法器
- Xn，Yn及进位输入 Cn-1 相加称为全加，运算结果 Fn 称为全加和
- 功能表：
- 逻辑图及表达式：
-
n位加法器：
- 原理：将n个全加器相连就可以得到n位加法器
- 缺点：
- 加法时间长
- 因为其位间进位是串行传送的，本位全加和Fi必须等低位进位Ci-1来到后才能进行，加法时间与位数有关
- 只有改变进位逐位传送的路径, 才能提高加法器工作速度
- 加法时间长
- 解决方案：
- 采用“超前进位产生电路”来同时形成各位进位，从而实现快速加法，这种加法器称为超前进位加法器
- 超前进位产生电路：
- 超前进位产生电路是根据各位进位的形成条件来实现的，引进进位传递函数Pi和进位产生函树Gi来简化表达式
- 超前进位产生电路：
- 采用“超前进位产生电路”来同时形成各位进位，从而实现快速加法，这种加法器称为超前进位加法器
-
算术逻辑单元(ALU)：
- 进行多种算术运算和逻辑运算的组合逻辑电路
- 基本逻辑结构是超前进位加法器
- 通过改变加法器的Gi和Pi来获得多种运算能力
- 例：
- 用4片“四位加法”电路可组成16位ALU
- 片内(组内)进位是快速的，片间(组间)进位是逐片传递的
- 形成F0~F15的时间还是比较长
- 改进：
- 如果把上述16位ALU中的每四位作为一组，用类似四位超前进位加法器“位间快速进位”的形成方法来实现16位ALU中的“组间快速进位”，引入4位一组的进位产生函数GN，那么就能得到16位快速ALU
④译码器
- 输入输出： n 个输入变量，2n个(或少于2n个)输出.。当输入为某一组合时，对应的仅有一个输出为0(或为1)，其余输出均为1(或为0) ，常设置“使能”“控制端E，当E = 0时，译码功能被禁止，所有输出均为1(或0)
- 用途：是把输入代码译成相应的控制电位，以实现代码所要求的操作
- 扩展：
- 例：
- 2输入4输出的功能表及逻辑图：
- 2片3输入8输出译码器扩展成一个4输入16输出译码器
- 2输入4输出的功能表及逻辑图：
- 例：
⑤数据选择器
- 又称多路选择器或多路开关
- 输入输出：从多个输入通道中选择某一个通道的数据作为输出
- 扩展：使能端可以可用来扩展选择器的通道数
- 例：
- S0、S1是通道选择信号
- G是三态控制端，可用来扩展选择器的通道数
- D0~D3是输入数据
二、时序逻辑电路
1.定义
- 逻辑电路的输出状态不但和当时的输入状态有关，而且还与电路在此以前的输入状态有关的逻辑电路
2.常用器件
①触发器
- 地位：存储信息的记忆元件，是构成时序电路的基础
- 种类：
- 电位触发方式触发器：
- 特点：结构简单，常用来组成暂存器
- 例：
- 锁定触发器(锁存器)：
- 锁定触发器(锁存器)：
- 边沿触发方式触发器：
- 输入：接收的是时钟脉冲CP某一 约定跳变(正跳变或负跳变)来到时的输入数据，在 CP = 1 及 CP = 0 期间以及 CP 非约定跳变到来时，触发器不接收数据
- 正边沿触发：只有在上升沿才接收数据
- 负边沿触发：只有在下升沿才接收数据
- 例：
- D触发器：
- 功能表及逻辑图：
- 特点：具有很强的抗数据端干扰的能力
- 用途：也可用来组成寄存器、计数器和移位寄存器等
- 功能表及逻辑图：
- D触发器：
- 主-从触发方式触发器：
- 组成：基本上是由两个电位触发器级联而成的，接收输入数据的是主触发器，接收主触发器输出的是从触发器，主、从触发器的同步控制信号是互补的
- 例：
- J-K触发器：
- 功能表及逻辑图：
- 用途：由于主触发器具有计数功能，常用于组成计数器
- 功能表及逻辑图：
- J-K触发器：
- 电位触发方式触发器：
②寄存器和移位寄存器
- 用途：是计算机的 一个重要部件，用于暂存数据和指令等
- 组成：触发器、一些控制门
- 移位寄存器：具有移位功能的寄存器，增加逻辑电路来控制触发器的输入数据
- 例：
- 4位寄存器
- 由正边沿触发的D触发器组成的4位寄存器
- 在CP正沿作用下，外部数据才能进入寄存器
- 4位寄存器
③计数器
- 用途：计算机和数字仪表中常用的一种的电路
- 同步：各触发器的时钟信号由同一脉冲提供，各触发器是同时翻转的
- 例：
- 1位十进制同步计数器：
- 计数器中各触发器的时钟信号由同一脉冲提供，各个触发器同时翻转
- 采用快速进位方式来计数的，和触发器一起是计数器的核心
- 预置数：一个重要功能
- 1位十进制同步计数器：
三、阵列逻辑电路
1.阵列
- 指逻辑元件在硅芯片上以阵列形式排列
2.特点
- 有用户自编程、减小系统的硬件规模
3.种类
①ROM
- 又称只读存储器
- 字：若干个二进制信息组成的
- 位：每个二进制信息
- 存储单元：存储信息的单元，由字组成
- 地址码(地址)：给存储器中每个字的编号，用以寻找存入的字
- 组成：地址译码器、存储单元
- 容量：通常用”字线×位线“表示
- 存储信息表示：通过设置或不设置如三极管、二极管或熔丝等元件来表示存入的二 进制信息
- 工作原理：地址译码器根据输入地址选择某条输出(称字线)，由它再去驱动该字线的各位线，以便读出字线上各存储单元所存储的代码
- 缺点：
- 当用户要存入ROM的字数少于ROM所能提供的字数时，ROM中有许多存储单元便会闲置不用，因而造成管芯面积的浪费
- 在ROM中，地址和字之间有一一对应关系，对任何一个给定地址，只能读出一个字，因此，即使有若干个字的内容一样，也无法节省单元
- 结构：
②PLA
- 又称可编程序逻辑阵列
- 组成：与阵列、或阵列
- 用途：在组成控制器、存储固定函数以及实现随机逻辑中有广泛的应用
- 特点：用较少的存储单元就能存储大量的信息
③PAL
- 又称可编程序阵列逻辑
- 特点：
- 与阵列是可编程的，或阵列是不可编程的
- 编程是一次性的，即编程后不能再改写
- 在某些PAL器件中还设置记忆元件，还可以具有反馈功能，即输出可反馈到输出端，作为输入信号使用
④GAL
- 又称通用阵列逻辑
- 特点：
- 可用电擦除的，可重复编程的高速PLD(可编程逻辑器件)
- 可擦除重写100次以上，数据可保存20年以上，在数秒钟内即可完成擦除和编程过程
- 在输出有一个逻辑宏单元，通过对它的编程，可以获得多种输出形式，从而使功能大大增强
⑤GA
- 又称门阵列
- 用途：用来实现生产批量较大的专用集成电路(ASIC)
- 半用户器件(半定制器件)：母片完成了整个集成电路制造工艺的大部分流程，当用户提交了逻辑图后，只要进行基本单元内部布线和基本单元之间的互联就可以了
- 特点：
- 利用预先制造好的“母片”来进行布图设计，母片上通常以一定的间距成行成列的排列着基本单元电路
- 一种半用户器件
- 设计自动化较高
- 设计周期短
- 设计成本低
⑥MCA
- 又称宏单元阵列
- 组成：对门阵列进行改进，产生宏单元阵列，一个宏单元由若干个基本单元构成
- 特点：
- 逻辑功能比较强，因而布图密度比门阵列高
- 也是一种半用户器件
- 制造周期短
⑦SCA
- 又称标准单元阵列
- 标准单元(多元胞)：预先设计好的功能单元，可以是门、触发器或有一定功能的功能块(如加法器)
- 组成：以标准单元位基础
- 特点：
- 所有单元都是根据用户逻辑图的需要安排在芯片上
- 布局布线易于实现
- 一种用户器件，不能事先将半成品芯片大量制好
⑧FPGA
- 又称现场可编程序门阵列
- 组成：
- 可编程序逻辑宏单元(CLB)
- 可编程序输入输出宏单元(IOB)
- 互连资源
- 重构逻辑的重写存储器
- 特点：
- 由大规模集成电路构成，门电路数达到几万个到几百万个
- 允许用户多次修改逻辑
参考-《计算机组成于结构》-清华大学 王爱英