今天做集成测试的时候被领导说测到的MDIO信号过冲较大（正反向过冲都很大），容易损坏接口或阻容，万一那个电容耐压值不够就挂了。
我原本是不屑的，私以为MDIO、IIC、SPI等只要抓到的波形不影响判决，读写数据正常就不会出问题。但是领导强烈要求消除过冲，不过你有什么看法，还是要先埋头做好分配的任务。
该MDIO、MDC信号使用FPGA的IO，线上串有22ohm电阻。尝试性得换上面的22ohm为100ohm后过冲小了很多，原先存在于电平上的振铃跑到了上升沿上面，甚至出现回勾。将原22ohm改为50.1ohm后过冲很小，上升下降时间也没有100ohm那么夸张，甚是欣慰，可以交差了。
调节电阻的过程有点像PID阶跃响应的波形调整，很亲切。
知其然，知其所以然，以前一直不理解的信号线上面串联小电阻在现在似乎终于明白了点什么，参考文章：http://blog.csdn.net/xiangyuqxq/article/details/7271969
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看原理图时，经常看到串一些小电阻，如22欧姆，但是也不是一定串。同样场合有的串，有的不串。请哪位高人指点一下吧：）
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zdbz Post at 2008-5-13 14:04:00
如果是高速信号线上串小电阻，那就应该是终端阻抗匹配。
如果是GPIO口上串了小电阻，很可能是抗小能量电压脉冲的。
简单的例子：一个串口通讯的提示信号，当接上串口时，因为瞬间的插拔产生了一个很窄的电压脉冲，如果这个脉冲直接打到GPIO口，很可能打坏芯片，但是串了一个小电阻，很容易把能力给消耗掉。
如果脉冲是5mA 5.1V，那么过了30ohm后就是5v左右了。。。。。
谢谢你的讲解，看来是抗窄脉冲的。
能再细解释一下。
高速信号线频率要到多少才算高速呢？
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zdbz Post at 2008-5-14 10:29:01
严格来讲，当高速电路中，信号在传输介质上的传输时间大于信号上升沿或者下降沿的1/4时，该传输介质就需要阻抗匹配。
一般当PCB走线的长度大于其传输信号的波长的1/10时，我们就就需要考虑阻抗匹配。
100MHz以上的高速数字电路就可以考虑阻抗匹配了
在高速信号线上，经常看到串了个小电阻，在LAYOUT时，应该将此电阻放在信号的源端（CPU端）还是信号的终端啊？看到过centrality GPS公版方案，是放在源端的，但也看到一些电路是放在终端的，请版主指点下，给点理论支持！[/QUOTE]
一般的做法是在信号源端串小电阻，在信号终端并一个小电阻。
在信号源端串一个小电阻，没有公式的理论：一般传输线的特征阻抗为50欧姆左右，而TTL电路输出电阻大概为13欧姆左右，在源端串一个33欧姆的电子，13+33=46大致和50相当，这样就可以抑制从终端反射回来的信号 再次反射。
在信号接收终端并一个小电阻，没有公式的理论： 若信号接收端的输入阻抗很大，所以并接一个51欧姆的电阻，电阻另一端接参考地，以抑制信号终端反射。
信号接收终端串接电阻，从抑制信号反射的角度考虑，只有终端输入的电阻小于50欧姆。但IC设计时，考虑到接收能量，不会将接收端的收入电阻设计得小
在信号线上传一个电阻，可能还有一个用途：ESD。
如在USB接口上，靠USB PORT端 的D+和D-上串一个小电阻，如10欧姆。就是因为USB PORT端的ESD过不了。
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可参考《高速传输接口串联小电阻(过冲问题)》
https://wenku.baidu.com/view/dd35a6de172ded630a1cb622.html
高速信号线中才考虑使用这样的电阻，低频情况下，一般是直接连接。这个电阻有两个作用：
① 阻抗匹配：因为信号源的阻抗很低，跟信号线之间阻抗不匹配，串上一个电阻后，可改善匹配情况，以减少反射，避免振荡等。
② 减少信号边沿的陡峭程度：可以减少信号边沿的陡峭程度，从而减少高频噪声以及过冲等。因为串联的电阻，跟信号线的分布电容以及负载的输入电容等形成一个RC 电路，这样就会降低信号边沿的陡峭程度大家知道，如果一个信号的边沿非常陡峭，含有大量的高频成分，将会辐射干扰，另外，也容易产生过冲。
