总线接口与计算机通信(二)SPI总线

时间:2022-06-05 14:57:24

SPI总线协议及SPI时序图详解  : http://blog.163.com/sunshine_linting/blog/static/44893323201181482335951/

浅谈SPI总线 http://www.51hei.com/mcu/4011.html

【SPI基础知识简介】

1. 接线:

SPI总线是Motorola公司推出的三线同步接口,用于 CPU与各种外围器件进行全双工、同步串行通讯。
SPI中分Master主设备和Slave从设备,数据发送都是由Master控制。一个master可以接一个或多个slave。
 
  (1)一主一从:常见用法是一个Master接一个slave,只需要4根线

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  (2)一主多从

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SCLK:Serial Clock  (串行)时钟
MISO:Master In   Slave Out,主设备输入,从设备输出
MOSI:Master Out  Slave In,主设备输出,从设备输入
/CS:          Slave Select,选中从设备,片选

2. 通信特征
SPI主要特点有:可以同时发出和接收串行数据;可以当作主机或从机工作;提供频率可编程时钟;发送结束中断标志;写冲突保护;总线竞争保护等。
而主从设备之间通过SPI进行通讯,首先要保证两者之间时钟SCLK要一致,互相要商量好了,要匹配,否则,就没法正常通讯了,即保证时序上的一致才可正常通讯
SPI总线有四种工作方式(SP0, SP1, SP2, SP3),其中使用的最为广泛的是SPI0和SPI3方式。

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CPOL和CPHA,分别都可以是0或时1,对应的四种组合就是:

Mode 0        CPOL=0, CPHA=0
Mode 1        CPOL=0, CPHA=1
Mode 2        CPOL=1, CPHA=0
Mode 3        CPOL=1, CPHA=1

SPI的CPOL,表示当SCLK空闲idle的时候,其电平的值是低电平0还是高电平1:

CPOL=0,时钟空闲idle时候的电平是低电平,所以当SCLK有效的时候,就是高电平,就是所谓的active-high;

CPOL=1,时钟空闲idle时候的电平是高电平,所以当SCLK有效的时候,就是低电平,就是所谓的active-low;

在一个SPI时钟周期内,会完成如下操作:

1) Master通过MOSI线发送1位数据,同时Slave通过MOSI线读取这1位数据

2) Slave通过MISO线发送1位数据,同时Master通过MISO线读取这1位数据

Master和Slave各有一个移位寄存器,如图4所示,而且这两个移位寄存器连接成环状。依照SCK的变化,数据以 MSB first的方式依次移出Master寄存器和Slave寄存器,并且依次移入Slave寄存器和Master寄存器。当寄存器中的内容全部移出时,相当 于完成了两个寄存器内容的交换。

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3.应用
SPI由于接口相对简单(只需要4根线,用途算是比较广泛,主要应用在EEPROM,FLASH,实时时钟,AD转换器,还有数字信号处理器和数字信号解码器之间。即一个SPI的Master通过SPI与一个从设备,即上述的那些Flash,ADC等,进行通讯。

SPI分主设备和从设备,两者通过SPI协议通讯。

而设置SPI的模式,是从设备的模式,决定了主设备的模式。

所以要先去搞懂从设备的SPI是何种模式,然后再将主设备的SPI的模式,设置和从设备相同的模式,即可正常通讯。

相关链接:

1.SPI总线之CPOL CPHA(转) http://blog.sina.com.cn/s/blog_9cc7125c0100yk1s.html

2.总线接口与计算机通信 http://www.cnblogs.com/mylinux/p/4678931.html

3.SPI总线协议及SPI时序图详解 <http://blog.163.com/sunshine_linting/blog/static/44893323201181482335951/>