2015-08-20 周四 晴
http://blog.chinaaet.com/detail/40060
SystemVerilog中包含并发断言和即时断言两种类型的断言。所谓并发断言就是在时钟边沿对变量进行采样并完成测试表达式的计算，它可以在模块、接口、过程块或程序中定义。这里有一点是需要声明的，对于变量的采样值是时钟边沿前一时刻相应变量的值。而即时断言只能在过程块中定义的，测试表达式的计算跟Verilog HDL过程块中的行为一样，即一旦事件发生变化则表达式立刻被求值。接下来通过modelsim对这两类的断言进行仿真测试，给大家一个直观的理解。
2012-10-15 周一 晴
学习来源：http://wenku.baidu.com/view/0c76d0244b35eefdc8d333ad.html
http://wenku.baidu.com/view/f5821f34eefdc8d376ee32ad.html
Useful SystemVerilog System Tasks
| Useful SystemVerilog System Tasks | |||||||||
|---|---|---|---|---|---|---|---|---|---|
| Task Name | Description | ||||||||
| $sscanf(str,format,args); | $sscanf 将字符串按照某个模板格式进行扫描，其字符串格式和C语言中的printf()函数类似 |
||||||||
| $sformat(str,format,args); | $sformat是$sscanf的反函数。将字符串按照给定的格式填入相应的参数args中 |
||||||||
| $display(format,args); | $display就是Verilog的printf语句，在stdout上显示格式化的字符串 |
||||||||
| $sformatf(format,args); | $sformatf任务和$sformat相似，除了其返回字符串结果。字符串作为$sformatf的返回值，而不是像$sformt一样放在第一个参数上。 |
||||||||
2012-10-11 周四 晴
SystemVerilog for Verification, third edition中相关代码下载： http://chris.spear.net/systemverilog/
SystemVerilog for Design Book Examples中相关代码下载:http://www.sutherland-hdl.com/
求助questasim跑sv DPI tutorial时遇到的错误：来源http://bbs.eetop.cn/thread-186775-1-1.html
使用ModelSim do文件实现仿真（Verilog）：来源http://www.eetop.cn/blog/html/51/806951-29326.html
Linux系统命令及其使用详解 来源：http://wenku.baidu.com/view/d21cf78a6529647d27285212.html
http://developer.51cto.com/art/200609/32317_1.htm
（
）
来源：http://bbs.eetop.cn/viewthread.php?tid=240552&highlight=systemverilog
http://bbs.eetop.cn/search.php?searchid=384&orderby=lastpost&ascdesc=desc&searchsubmit=yes&page=2
http://bbs.eetop.cn/viewthread.php?tid=324381&highlight=systemverilog
[资料] 原书完整例子：SystemVerilog_for_Verification书中完整的例子
multiple, interface, example, through
SystemVerilog_for_Verification 第二版中完整的例子，DUT以及Testbench：
arb_if ------The arbiter example from Chapter 5.
uniquearray ------The unique array example from Chapter 6.
atm_virt_if ------The ATM switch with virtual interfaces, from Chapter 10.
multi_virt_if_port------ The multiple virtual interface example from Chapter 10, which passes an array of virtual interfaces through a port.
multi_virt_if_xmr ------The multiple virtual interface example from Chapter 10, which passes an array of virtual interfaces through a cross-module reference.
Utopia ------Chapter 11 shows a complete SystemVerilog testbench for an ATM design. Here is the complete testbench and code, ready to run.
2012-09-21 听说systemverilog并确定想学习下这种语言。
gmake my_test，Linux知识中执行这个命令的当前目录下，必须有形如Makefile之类的文件。该文件里面记录了需要做的实际工作。
http://bbs.ednchina.com/BLOG_ARTICLE_52255.HTM
http://wenku.baidu.com/view/48f99a697e21af45b307a8c5.htmlsystem_verilog教程
http://www.docin.com/p-239873969.html SV语言简介（DOC26）－－－－－－－－－GOOD! 学习完了！就看如何应用了。
http://blog.sina.com.cn/s/blog_5e9b181a01010d2e.html 博客主人也在学习SV语言。