System Verilog

【文件属性】：
文件名称：System Verilog
文件大小：9.32MB
文件格式：ZIP
更新时间：2015-03-01 15:02:04
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【文件预览】：
SV
----eetop.cn_SV设计读书笔记.doc(210KB)
----SystemVerilog 讲座.ppt(1002KB)
----SystemVerilog硬件设计及建模()
--------SystemVerilog硬件设计及建模—第6章.ppt(174KB)
--------SystemVerilog硬件设计及建模—第34章.ppt(175KB)
--------SystemVerilog硬件设计及建模—第5章.ppt(180KB)
--------SystemVerilog硬件设计及建模—第123章.ppt(211KB)
--------SystemVerilog硬件设计及建模—第10章.ppt(179KB)
----IEEE SystemVerilog3.1a语言参考手册.cn.chm(6.39MB)
----cookbook_ver2.0.pdf(3.34MB)