responder.rar

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文件名称：responder.rar
文件大小：2.88MB
文件格式：RAR
更新时间：2022-07-15 11:53:58
FPGA 数字抢答器 Verilog 课设 EMP240T100C5 一、数字抢答器设计 设计一个数字抢答器系统，该系统具有三路抢答输入，能够识别最先抢答的信号，能对回答问题所用的时间进行计时、显示，能进行抢答报警及超时报警，具有记分和复位功能。 二、数字抢答器的设计要求 1、设计一个10秒的倒计时计时器用于选手看题准备并且设计一个60秒的倒计时用于答题。（10分） 2、设计电路实现三人抢答。 3、实现用数码管显示当前比赛进行的状态，各个状态如下： 1）抢答前显示开始抢答：“b”。 （10分） 2）若在十秒的该抢答时间内无人抢答，显示失败：“F”，进入下一题答题程序。（10分） 3）抢答后显示抢答选手的编号：“1”、“2”、“3”。 （20分） 4）选手抢到题后该选手指示灯亮，回答完毕或回答时间到熄灭。 （20分） 5）若选手在六十秒的回答时间内未完成回答则显示失败：“F”，若在有效时间内回答完毕则由裁判对回答进行正误判断，如此反复，共进行5次。 （10分） 6）当完成竞赛总数（共5题）题目时，显示竞赛结束：“E”。（10分） 4、设计计分器对选手的得分进行及时的显示。（基础分为5分，答对一题得1分，答错或回答超时扣1分，最低0分，不出现负分。）（10分）