Verilog 浮点数加法器

时间:2014-06-02 08:02:06
【文件属性】:
文件名称:Verilog 浮点数加法器
文件大小:1.58MB
文件格式:RAR
更新时间:2014-06-02 08:02:06
Verilog 浮点数 加法器 利用verilog,以IEEE754标准实现浮点数加法
【文件预览】:
add
----add.sof(148KB)
----add.qws(995B)
----add.asm.rpt(7KB)
----add.map.rpt(44KB)
----add.v(2KB)
----add.qpf(1KB)
----db()
--------add.rtlv_sg.cdb(25KB)
--------add.lpc.txt(1KB)
--------add.lpc.rdb(385B)
--------add.rtlv.hdb(15KB)
--------add.tan.qmsg(2.1MB)
--------add.lpc.html(430B)
--------add.eco.cdb(161B)
--------add.cmp0.ddb(605KB)
--------add.cmp.ecobp(28B)
--------add.map_bb.cdb(1KB)
--------add.sim.qmsg(4KB)
--------add.pre_map.cdb(25KB)
--------add.fnsim.qmsg(3KB)
--------add.cbx.xml(176B)
--------add.(2).cnf.hdb(647B)
--------add.hier_info(12KB)
--------add.(0).cnf.cdb(34KB)
--------add.map.ecobp(28B)
--------add.fit.qmsg(145KB)
--------add.sld_design_entry_dsc.sci(154B)
--------add.sim.hdb(3KB)
--------add.cmp.kpt(334B)
--------add.rtlv_sg_swap.cdb(178B)
--------add.(2).cnf.cdb(2KB)
--------add.syn_hier_info(0B)
--------add.ace_cmp.cdb(9KB)
--------add_global_asgn_op.abo(803KB)
--------add.pre_map.hdb(15KB)
--------prev_cmp_add.map.qmsg(36KB)
--------wed.wsf(33KB)
--------add.asm.qmsg(2KB)
--------add.sgdiff.cdb(47KB)
--------add.tis_db_list.ddb(174B)
--------add.map.cdb(46KB)
--------add.cmp.rdb(6KB)
--------add.map.kpt(334B)
--------add.map_bb.hdb(7KB)
--------prev_cmp_add.asm.qmsg(2KB)
--------add.sld_design_entry.sci(154B)
--------add_sub_9ri.tdf(2KB)
--------add.ace_cmp.bpm(1KB)
--------prev_cmp_add.tan.qmsg(2.1MB)
--------prev_cmp_add.qmsg(2.28MB)
--------add.hif(5KB)
--------add.ace_cmp.ecobp(28B)
--------add.(1).cnf.hdb(606B)
--------add.sim.rdb(12KB)
--------add.tmw_info(67B)
--------prev_cmp_add.sim.qmsg(3KB)
--------prev_cmp_add.fit.qmsg(145KB)
--------add.(0).cnf.hdb(4KB)
--------add.fnsim.hdb(21KB)
--------add.cmp_merge.kpt(340B)
--------add.ace_cmp.hdb(8KB)
--------add.map.hdb(20KB)
--------add.db_info(137B)
--------add.cmp2.ddb(69KB)
--------add.sgdiff.hdb(19KB)
--------add.map.qmsg(43KB)
--------add.map_bb.logdb(4B)
--------add.map.logdb(4B)
--------add.(1).cnf.cdb(2KB)
--------add.eds_overflow(3B)
--------add.simfam(10B)
--------add.map.bpm(1KB)
--------add.sim.cvwf(5KB)
----incremental_db()
--------compiled_partitions()
--------README(653B)
----add.map.smsg(125B)
----add.tan.summary(21KB)
----add.sim.rpt(107KB)
----add.flow.rpt(6KB)
----add.pof(512KB)
----add.fit.smsg(513B)
----add.fit.rpt(170KB)
----add.v.bak(2KB)
----add.qsf(3KB)
----add.vwf(41KB)
----add.tan.rpt(2.51MB)
----add.done(26B)
----add.map.summary(452B)
----add.pin(27KB)
----add.fit.summary(591B)

网友评论

  • vivado综合报错啊,你用的什么综合的?
  • 提供了思路,谢谢。
  • 有点错误……不过有借鉴意义
  • 不错,作业问题解决了
  • 注释很清楚,适合初学。
  • 对于初学者很实用的!
  • 这个有点错误。我有些数字仿真不出来。
  • 用verilog写的,语法比较简洁,注释也比较清楚