文件名称：Digital_Clock:数字时钟的Verilog代码
文件大小：34KB
文件格式：ZIP
更新时间：2024-05-12 17:16:16
fpga verilog digital-clock Verilog
数码时钟 自述内容 关于 系统描述 发条 日期模块 报警模块 24小时至12小时转换器 端口说明 发条 日期模块 报警模块 24小时至12小时转换器 模拟 测试 地位 关于 该项目是具有日期功能的数字时钟。 目前使用24小时制。 它仍在开发中。 系统描述 功能分为不同的文件，如下所示： ：时，分和秒 ：天，月和年 ：具有启用控件的警报 ：24小时到12小时转换器 十进制模块始终将值保留为十进制表示形式。 例如，十四进制在十六进制模块中表示为0x0E ，在十进制模块中表示为0x14 。 clockWork ： 该模块提供基本的时间功能。 它使用1 Hz时钟。 该模块不提供单独的复位信号，因此应通过时间覆盖信号time_ow 。 在十六进制模块clockWorkHex ，时间保持在17位。 最高5位代表小时，其后6位代表分钟，而6位最低位代表秒。 在十进制模块clockWor
【文件预览】：
Digital_Clock-master
----Test()
--------hextoDec.v(4KB)
--------design_dec.tcl(16KB)
--------Basys3.xdc(8KB)
--------btn_debouncer.v(1KB)
--------ssd_util.v(5KB)
--------testboard_main.v(9KB)
--------design_hex.tcl(14KB)
--------testmodule_dec.v(10KB)
----LICENCE(14KB)
----Sim()
--------testbench_decCal.v(2KB)
--------testbench_alarm.v(3KB)
--------testbench_decClkwork.v(1KB)
--------testbench_basic.v(2KB)
--------testbench_h24h12.v(1KB)
----.gitignore(174B)
----Source()
--------h24toh12.v(1KB)
--------clockcalendar.v(14KB)
--------alarm.v(3KB)
--------clockwork.v(4KB)
----README.md(11KB)